Intel Tera-scale a Platforma 2015: kam směřuje Intel?
31.10.2006, Lukáš Petříček, článek
Vývoj počítačových architektur prochází revolucí. Plány na 10GHz čipy na bázi křemíku ustupují do pozadí a růst výkonu procesorů se v dalších letech bude ubírat cestou více jader. Proto se podíváme na problémy současných architektur a budoucí platformy Intelu.
Kapitoly článku:
Masivní multijádrová architektura je ale jen pouhou částí celého „Tera“ řešení - problémy, které se vyskytují u dnešních architektur pro skutečně efektivní nasazení masivního paralelizmu a desítek jader, je zde nutné co nejvíce potlačit. Z hlediska procesoru bude nutné podstatně zvýšit propustnosti, s kterými může procesor, respektive jeho jádra, efektivně pracovat. Ke slovu zde přichází „die-stacking“ a 3D čipy.
3D vrstvení na úrovni waferu / čipu
K vyššímu výpočetnímu výkonu jsou tedy potřeba nevyhnutelně data. Mnohem, mnohem více dat a mnohem rychleji. Uvádí se občas takový „axiom“, že na každý MIPs (Millions Instructions Per Second neboli milion instrukcí za sekundu) potřebujeme MB dat.
U „Tera“ procesoru budou třeba řádově vyšší propustnosti
Vzhledem k tomu, že integrace asi nedovolí v dohledné budoucnosti umístit dostatečné množství paměti na samotné jádro, se bude problém řešit kromě cache i na úrovni „bližší“ paměti a jistě i integrovaným řadičem paměti. Pokud odhlédneme od „nevýhodnosti“ z obchodního hlediska a problémů, které mají návaznost na konkrétní technologii pamětí, je výkon navíc lákavý. Časté změny architektur a celých platforem v následujících letech nám ani zřejmě nedají příliš času nad nimi uvažovat jako nad skutečným problémem.
„Bližší“ DRAM dále zvýší výkon
Koncept akcelerátorů je také poměrně starý, ale výhody jejich nasazení jsou zřejmé - stejně jako například v případě ASIC nebo FPGA a specifického nasazení je možný nárůst výkonu vzhledem ke spotřebě (která se za posledních deset let zvýšila o stovky procent), v poněkud jiných řádech. Přestože, anebo spíše právě proto, Intel s částmi jádra pro specifické výpočty a akcelerátory počítá.
Akcelerátory a specializované výpočetní jednotky budou samozřejmostí
Běžné tedy budou akcelerátory XML, kryptografie nebo HD videa. Dočkáme se ale také integrace grafického jádra nebo NIC (Network Interface Controller), což obvykle může přinést další snížení ceny, zvýšení efektivity a výkonu.
Integrace NIC na úrovni jádra
Protože se architektury příštích let budou zaměřovat zejména na efektivitu a nízkou spotřebu, samozřejmostí bude power management výpočetních jednotek. Jádra, která nejsou zrovna používána, budou uspána. V případě přehřívání výpočetního jádra bude možné výpočet přesměrovat jinam.
Dynamické vypínání jader zvyšuje efektivitu, snižuje spotřebu a zabraňuje přehřívání
Ke škálovatelnosti a výkonu vysoce paralelních systémů se pojí mezispoje a rychlá komunikace mezi jádry - jak na úrovni sdružených výpočetních jednotek, tak celého čipu (samožrejmě i na úrovni více socketů). S počtem jader také roste složitost komunikace a distribuce dat mezi takové množství jader. Zvažovány jsou pro budoucí platformy zejména ring (prstencová) topologie nebo 2D mesh (síť).
Mesh topologie umožňuje dobré škálování s velkým množstvím jader
Ring topologie nabízí výhodu méně přeskoků k dosažení cíle
Zajímavé je také srovnání různých topologií mezispojů z různých hledisek
3D vrstvení na úrovni waferu / čipu
K vyššímu výpočetnímu výkonu jsou tedy potřeba nevyhnutelně data. Mnohem, mnohem více dat a mnohem rychleji. Uvádí se občas takový „axiom“, že na každý MIPs (Millions Instructions Per Second neboli milion instrukcí za sekundu) potřebujeme MB dat.
U „Tera“ procesoru budou třeba řádově vyšší propustnosti
Vzhledem k tomu, že integrace asi nedovolí v dohledné budoucnosti umístit dostatečné množství paměti na samotné jádro, se bude problém řešit kromě cache i na úrovni „bližší“ paměti a jistě i integrovaným řadičem paměti. Pokud odhlédneme od „nevýhodnosti“ z obchodního hlediska a problémů, které mají návaznost na konkrétní technologii pamětí, je výkon navíc lákavý. Časté změny architektur a celých platforem v následujících letech nám ani zřejmě nedají příliš času nad nimi uvažovat jako nad skutečným problémem.
„Bližší“ DRAM dále zvýší výkon
Koncept akcelerátorů je také poměrně starý, ale výhody jejich nasazení jsou zřejmé - stejně jako například v případě ASIC nebo FPGA a specifického nasazení je možný nárůst výkonu vzhledem ke spotřebě (která se za posledních deset let zvýšila o stovky procent), v poněkud jiných řádech. Přestože, anebo spíše právě proto, Intel s částmi jádra pro specifické výpočty a akcelerátory počítá.
Akcelerátory a specializované výpočetní jednotky budou samozřejmostí
Běžné tedy budou akcelerátory XML, kryptografie nebo HD videa. Dočkáme se ale také integrace grafického jádra nebo NIC (Network Interface Controller), což obvykle může přinést další snížení ceny, zvýšení efektivity a výkonu.
Integrace NIC na úrovni jádra
Protože se architektury příštích let budou zaměřovat zejména na efektivitu a nízkou spotřebu, samozřejmostí bude power management výpočetních jednotek. Jádra, která nejsou zrovna používána, budou uspána. V případě přehřívání výpočetního jádra bude možné výpočet přesměrovat jinam.
Dynamické vypínání jader zvyšuje efektivitu, snižuje spotřebu a zabraňuje přehřívání
Ke škálovatelnosti a výkonu vysoce paralelních systémů se pojí mezispoje a rychlá komunikace mezi jádry - jak na úrovni sdružených výpočetních jednotek, tak celého čipu (samožrejmě i na úrovni více socketů). S počtem jader také roste složitost komunikace a distribuce dat mezi takové množství jader. Zvažovány jsou pro budoucí platformy zejména ring (prstencová) topologie nebo 2D mesh (síť).
Mesh topologie umožňuje dobré škálování s velkým množstvím jader
Ring topologie nabízí výhodu méně přeskoků k dosažení cíle
Zajímavé je také srovnání různých topologií mezispojů z různých hledisek
