Rychlost sběrnice 500 MHz již brzy
23.8.1999, Petr Klabazňa, zpráva
S rychlostí sběrnice 500 MHz již nebudou zbytečné prostoje ...
Zvyšující se pracovní frekvence procesorů nemohou zůstat bez podpory ostatních zařízení, především čipsetů základních desek, také pamětí atd. Proto jako první oznámil tým vývojových pracovníků společnosti IBM další generaci Power4 mikroprocesorů, která by byla schopna komunikovat s ostatními čipy systému na frekvenci sběrnice 500 MHz. Detaily o tomto návrhu byly oznámeny na výroční Hot Chips technické konferenci. Přímo podle sdělení IBM bude zvýšením pracovní frekvence dosaženo vyšší výkonnosti serverů i pracovních stanic.
Jak vlastně vznikla potřeba zvyšování frekvence sběrnice ? Rychlost jádra samotného procesoru je odvozena určitým násobkem od frekvence systémové sběrnice a je ve většině případů vždy vyšší. Právě v tomto "úzkém" přechodu, kdy se musí dát do souladu data , která na jedné straně přicházejí s rychlostí odvozené od procesoru a na druhé straně pak rychlostí sběrnice, dochází ke ztrátě rychlosti přenosu. V ideálním případě by mohla být rychlost procesoru totožná s rychlostí sběrnice (to je ovšem teorie). A právě této skutečnosti si povšimli konstruktéři Power4 procesorů, kteří přímo označili komunikaci mezi mikroprocesorem a čipsetem za kritickou. Se současnou technologií je šířka přenášeného pásma limitována, což má za následek nedostatečný tok dat k procesoru.
Pouhým zvýšením frekvence by ovšem nebylo možno dosáhnout úspěchu. Problém spočívá ve správném předávání dat, kdy perioda hodin pro konvenční interface musí být sesouhlasena aby nedošlo ke ztrátě dat. Tento kritický bod je možno vyřešit tzv. elastickým interfacem, který je schopen kontroly period při předávání dat. Takovýmto řešením vzájemného propojení je možno docílit vyšší šířky přenášených dat zvýšením rychlosti sběrnice.
Takovéto řešení je téměř nezbytné pro multiprocesorové sestavy. Zde jádra MPU pracují paralelně a informace jsou tedy dostupné ve stejném časovém intervalu. Pro Power4 čip je tento multicore proces implementován pro dvě jádra. Ale i v takovémto uspořádání je velmi důležité sledovat přenos dat pokud je rozdílná vzdálenost v obou větvích. Tomuto problému se dá předejít naprogramováním interface tak, aby zpracovávaná data přicházela ve správném pořadí. Tento postup umožní maximální pružnost a modifikace pro zvýšení výkonu procesorů.
I přes značnou složitost tohoto návrhu (prozatím se Power4 ještě nevyrábějí) IBM již vytvořila testovací čip, který pracuje v laboratorních podmínkách. Je vyroben 0.18 mikronovou technologií, všechny spoje jsou z mědi, je použito sedmi kovových vrstev a je vytvořen s použitím silicon-on-insulator (SOI) wafers (oplatku). V současnosti je verze Power4 v provedení 500 MHz, ale nebude dlouho trvat a možná dosáhne 1 GHz nebo i více.
Zdroj CoolInfo
Jak vlastně vznikla potřeba zvyšování frekvence sběrnice ? Rychlost jádra samotného procesoru je odvozena určitým násobkem od frekvence systémové sběrnice a je ve většině případů vždy vyšší. Právě v tomto "úzkém" přechodu, kdy se musí dát do souladu data , která na jedné straně přicházejí s rychlostí odvozené od procesoru a na druhé straně pak rychlostí sběrnice, dochází ke ztrátě rychlosti přenosu. V ideálním případě by mohla být rychlost procesoru totožná s rychlostí sběrnice (to je ovšem teorie). A právě této skutečnosti si povšimli konstruktéři Power4 procesorů, kteří přímo označili komunikaci mezi mikroprocesorem a čipsetem za kritickou. Se současnou technologií je šířka přenášeného pásma limitována, což má za následek nedostatečný tok dat k procesoru.
Pouhým zvýšením frekvence by ovšem nebylo možno dosáhnout úspěchu. Problém spočívá ve správném předávání dat, kdy perioda hodin pro konvenční interface musí být sesouhlasena aby nedošlo ke ztrátě dat. Tento kritický bod je možno vyřešit tzv. elastickým interfacem, který je schopen kontroly period při předávání dat. Takovýmto řešením vzájemného propojení je možno docílit vyšší šířky přenášených dat zvýšením rychlosti sběrnice.
Takovéto řešení je téměř nezbytné pro multiprocesorové sestavy. Zde jádra MPU pracují paralelně a informace jsou tedy dostupné ve stejném časovém intervalu. Pro Power4 čip je tento multicore proces implementován pro dvě jádra. Ale i v takovémto uspořádání je velmi důležité sledovat přenos dat pokud je rozdílná vzdálenost v obou větvích. Tomuto problému se dá předejít naprogramováním interface tak, aby zpracovávaná data přicházela ve správném pořadí. Tento postup umožní maximální pružnost a modifikace pro zvýšení výkonu procesorů.
I přes značnou složitost tohoto návrhu (prozatím se Power4 ještě nevyrábějí) IBM již vytvořila testovací čip, který pracuje v laboratorních podmínkách. Je vyroben 0.18 mikronovou technologií, všechny spoje jsou z mědi, je použito sedmi kovových vrstev a je vytvořen s použitím silicon-on-insulator (SOI) wafers (oplatku). V současnosti je verze Power4 v provedení 500 MHz, ale nebude dlouho trvat a možná dosáhne 1 GHz nebo i více.
Zdroj CoolInfo
