Synopsis přichystá první kompletní řešení pro PCIe 6.0

Synopsis své celé IP řešení staví na DesignWare Controller, PHY a Verification IP a díky tomu budou firmy mít možnost již brzy vyvíjet svá SoC či obecně produkty s podporou sběrnice PCIe 6.0. DesignWare IP 6.0 zde staví na verzi pro PCIe 5.0, oproti níž bude podporovat propustnost sběrnice 64 GT/s na linku, modulaci PAM4, režim kódování FLIT pro nízké latence a vysokou efektivitu a pak také tu je s FLIT spojený režim napájení L0p. 

 

 

O použití pulzně amplitudové modulace PAM4 se čtyřmi úrovněmi už dobře víme, přičemž ta je využívána také v moderních pamětech GDDR6X firmy Micron, které dnes využívají grafické karty NVIDIA. Především ta bude stát za dalším zdvojnásobením datové propustnosti, jak ukazuje následující srovnání verzí PCIe. 

 

 

Dnes se tak stále široce využívá PCIe 3.0, přičemž PCIe 4.0 je stále spíše okrajovou záležitostí, čili platí propustnost 8 GT/s na linku. V rámci PCIe 6.0 už to bude taková propustnost, že z hlediska ní bude dvoulinkové rozhraní schopno plně nahradit dnešní PCIe 3.0 x16.

 

 

DesignWare PHY pro PCIe 6.0 od Synopsis je přitom již 5nm čip se 1024bitovou architekturou, který nabídne podporu 16 x 64 GT/s při 1 GHz. Vyrábí jej přitom konkrétně společnost TSMC pomocí svého procesu N5, na němž budou založeny také (krom řady jiných produktů) i budoucí procesory AMD a možná i leccos od Intelu. 

 

 

Vývoj sběrnice PCIe tak nabral nebývalé obrátky, neboť verzi 3.0 tu máme už od roku 2010, zatímco 4.0 nastoupila s procesory Zen 2, v dohledu je především díky Alder Lake od Intelu už verze 5.0 a nyní už se na svět dere 6.0. To je ovšem zajímavé především pro provozovatele výkonných serverů či obecně strojů, které slouží v cloudu, datových farmách či pro strojové učení, kde se pracuje s obrovskými objemy dat, jak uvedl i John Koeter (SVP, Synopsis).