AMD chystá novou generaci serverových procesorů EPYC. Ty dostanou nové patice Socket SP7 a SP8, o nichž máme nové detaily.
S připravovanou novou generací procesorů AMD EPYC Venice a Verano přijdou také nové patice procesorů SP7 a SP8. Do “levnějších” serverů zamíří Socket SP8, který bude podporovat maximálně 8kanálové zapojení pamětí, a to DDR5-8000 nebo DDR5-RDIMM-12800 (možná 10400, informace se liší). Procesory mají zvládat RDIMM, 3DS RDIMM, MRDIMM i Tall DIMM. V jednoprocesorovém zapojení mají podporovat 128 linek PCIe Gen 6 a 8 PCIe Gen 4, ve dvouprocesorovém pak 192+16 linek. Rozměry této patice by měly činit 123,9×80,9 mm, což je nárůst z nynějších 118×78,9 mm u Socketu SP6. Přejde se z SAM (Socket Actuation Mechanism) na SRM (Socket Retention Mechanism).
Socket SP7 zamíří výše a zde už se můžeme těšit na 16kanálové zapojení stejných typů pamětí jako v předchozím případě. Jednoprocesorové platformy mají zvládat 96 linek PCIe Gen 6 a 8 PCIe Gen 4, ve dvouprocesorových variantách půjde o 128+16. V tomto případě jsou rozměry 123,6×100,6 mm vůči původním 119,3×92,9 mm. Mechanismus SRM zůstává.
Ještě připomeňme, že procesory EPYC postavené na nové architektuře Zen 6 budou mít 12 jader na CCD, přičemž v případě Zen 6c by to mělo být 32 jader na CCD.
U Zen 6 by s 8 CCD údajně měly být maximem čipy s 96 jádry a 192 vlákny. Zde ale připomeňme, že Zen 5 má i 128jádrové varianty s 16 CCD (EPYC 9755) a díky 32MB L3 cache na jádro tu máme 512MB cache. U novinky se kapacita L3 cache na CCD se sice zvýší z 32 MB na 48 MB, nicméně 8 CCD by znamenalo kapacitu maximálně 384 MB. Otázkou tedy je, zda nebudou i varianty s vyšším počtem CCD než pouhými osmi.
Zen 6C má mít také snížený počet CCD z 12 na 8, nicméně dosud jsme měli 12 CCD po 16 jádrech, tedy 192 jader. Nově budeme mít 8 CCD po 32 jádrech, což znamená navýšení na 256 jader a 512 vláken. U těchto procesorů se počítá s variantami, které by mohly mít až 1024 MB L3 cache paměti.
