@peteb
Pro uplnost doplnim, ze reaguji pouze na interpretaci vyteznosti na 3nm procesu. Provnani vyteznosti na 4nm procesu (uvedene v clanku, zmerene pri vyrobe stejneho chipu) prirozene nezpochynuji.
@peteb
Dekuji za zajimavy odkaz a uvahu. Opet jsem se dozvedel neco noveho.
Bylo by krasne, kdyby se vyrobci ridili Vasim predpokladem a skutecne pouzili stejnou metriku vyteznosti (t.j. vyteznost 100mm2 chipu). Ale na internetu nachazim napriklad mnoho zminek o vyteznosti pro 256Mbit SRAM chip. Tedy chip mensi nez 20mm2. A stejny proces muze mit vyteznost 80% ale take 35% podle toho kterou z uvedenych metrik pouzijeme (vyteznost 20mm2 chipu vs vyteznost 100mm2 chipu).
Take jsem si prohledl video (v anglictine) o vyteznosti: https://www.youtube.com/watch?v=C9MtcvD7Gk8 , a zjistil ze faktoru tam je vice a statisticka aproximace vyteznosti dle plochy je zatizena znatelnymi chybami (napriklad tim, jak hodne je design chipu odolny proti defektum).
A tedy porovnani uverejnenych hodnot vyteznosti bez znalosti metriky (t.j. typu ci alespon plochy vyrabeneho chipu) mi stale pripada naprosto zavadejici.
@honza1616
Nejsem chemik, ale nemel by se pro atomy kremiku ktere nejsou chemicky vazane nebot jsou "pouze" v krystalicke strukture pouzit spis Van der Waalsův poloměr, tedy 210 pm odpovidajici 420pm prumeru ?
Tedy, dalo mi to chvilku premysleni a googleni nez jsem pochopil narazku na "konfigurovatelnou oblast SLC cache". To ze pocet bitu na bunku je veci konfigurace ktera se muze za behu menit me nikdy nenapadlo. Jestlipak existuji nastroje ktere z meho celeho velkeho a pomaleho QLC udelaji male a rychle SLC ?
