Zpět na článek

Diskuze: Vyvíjet nové čipy bude složitější - první část

Nejsi přihlášený(á)

Pro psaní a hodnocení komentářů se prosím přihlas ke svému účtu nebo si jej vytvoř.

Rychlé přihlášení přes:

arccos

Level

23. 5. 2005 14:08

Komentáře tohoto uživatele máš zablokované.

Asi by se melo uvest, kde a za jakych okolnosti. Ve vodici pri pruchodu proudu zdaleka ne. Volne elektrony v plazmatu uz jsou podstatne rychlejsi. A skutecne vysokych rychlosti dosahuji ve vakuu pod vlivem vnejsiho el. pole, napriklad v elektronkach.

vanik

Level

19. 5. 2005 11:20

Komentáře tohoto uživatele máš zablokované.

Docela by mě to zajímlo, sou někdy ty skripta k nahlídnutí???

arccos

Level

27. 8. 2004 13:42

Komentáře tohoto uživatele máš zablokované.

Ale no tak, klid :).
Nahodou, ikdyz si stojim za tim, co jsem o pipeline napsal, tak jinak si myslim, ze clanek je napsany dobre a urcite jsem se z nej dozvedel neco noveho.

tief

Level

25. 8. 2004 12:48

Komentáře tohoto uživatele máš zablokované.

Obávám se, že to není celá pravda, protože pak by delší pipeline vůbec neznamenala možnost vyšších frekvencí.

arccos

Level

20. 8. 2004 10:25

Komentáře tohoto uživatele máš zablokované.

Odstavec o pipeline neni spravne. Pipeline nevznikla kvuli konecne rychlosti signalu (ackoliv bych veril, ze dnes to CPU potrebuji take). Duvodem vzniku je hlavne zvyseni vykonu CPU. Vykonavani intrukce se totiz deje v nekolika krocich, napr. FETCH, DECODE, EXECUTE, STORE, v pripade neRISCovych procesoru dokonce jeste kazda z techto operaci (hlavne EXECUTE) muze obsahovat dalsi kroky. Kazdy krok odpovida jednomu taktu procesoru, potom napr. vyse uvedena intrukce by trvala 4 hodinove cykly. Vtip je v tom, ze pokud je intrukce treba ve stavu DECODE, pak cast CPU odpovedna za FETCH nedela nic. Proto pipeline rozkouskuje vykonavani instrukce a procesor zpracovava nekolik instrukci najednou v ruznych fazich rozpracovani. V idealnim pripade, tedy pokud jsou na sobe intrukce nezavisle, trva ve vysledku vykonani instrukce 1 cyklus. Krome pocatecni faze, kdy je potreba pipeline naplnit, je tedy narust vykonu ctyrnasobny, aniz by se jakkoliv zvysovala frekvence!!! Cim vic kroku ma zpracovani instrukce a tudiz moznych stupnu pipeline, tim je narust vyssi. Dokonce i v nejhorsim pripade, kdy jsou intrukce na sobe zavisle, nebude vykon nizsi nez v CPU bez pipeline.

tief

Level

20. 8. 2004 12:52

Komentáře tohoto uživatele máš zablokované.

@arccos Nechci se Vás dotknout, ale myslím si, že jste hlavní myšlenku pipeline nepochopil. Ona je totiž o tom, že se vykonávání rozdělí do více stupňů - již zmíněné fetch, decode, execute, write atd. Do těchto stupňů se rozdělí, protože rychlost signálů je příliš malá na to, aby se vše stihlo najednou. To, že je umožněno vykonávat v každé části jednu instrukci ve stejném taktu, je jen nutný důsledek designu - jinak by totiž výkon silně poklesl (ve Vašem příkladu 4x).

tief

Level

17. 8. 2004 10:36

Komentáře tohoto uživatele máš zablokované.

Ano, scheduler třídí OPs těsně před výpočetními jednotkami. Druhá fáze dekódování je opět dekódování - zjevně se to nestihlo v jednom cyklu, tak na to musí být dva. I když záleží to na tom, co si pod to výrobce "přimaluje", může v tom být víc věcí.

tief

Level

16. 8. 2004 11:21

Komentáře tohoto uživatele máš zablokované.

Je to tak. P4 tahá x86 instrukce z L2, dekóduje (1 dekodér) je a ukládá (jako OPs) do Trace cache, odkud se pak vyvolávají rychlostí 3 OPs / cyklus do schedulerů. P4 nemá instrukční L1. Athlon tahá x86 instrukce z L1 instrukční cache, dekóduje je (3 dekodéry) a posílá do schedulerů. V Intelu počítali s tím, že OPs se budou v Trace cache recyklovat - pokud bude potřeba stejná instrukce, prostě se rovnou vezme v dekódované podobě z Trace cache, nebude se dekódovat znovu. V tomto je zajímavá jedna věc - P4 má 20 stupňů pipeline, ale to je od Trace cache na konec, dekódování do této hodnoty započtené není. Naopak Athlon má 10 stupňů od začátku na konec.

Výhody/nevýhody jsou zřejmé, Athlon dokáže vyvolat více OPs za cyklus (taky na stejné frekvenci podstatně rychlejší), naopak P4 dekóduje neustále, protože situace ve schedulerech není brzdou - v Athlonu často jeden nebo dva dekodéry stojí, protože situace v pipeline (paralelismus) neumožňují poslat další OPs.

tief

Level

16. 8. 2004 11:10

Komentáře tohoto uživatele máš zablokované.

Myslím, že ano. Sice to nemůžu říct s jistotou - dokumentace v podstatě jen říká, že se má nahrát 2048byte dlouhý mikrokód dodaný Intelem, ale co přesně v něm je, to už se nezmiňuje - ale jiný způsob opravování chyb mě nenapadá.

starmen

Level

16. 8. 2004 18:20

Komentáře tohoto uživatele máš zablokované.

@tief Mno já taky o microcode update moc nevím, ale asi to tak úplně nebude, protože potom by neměl být problém do starších CPU přidat např. SSE3 (tzn. když to přeženu, tak by se dalo např. PII naučit SSE/SSE2/SSE3/3DNow apod..) jen microcode updatem. A nebo to jde a vše je opět řízeno marketingem ?

P.S. taky jsem konečně rád, že se člověk dozví něco z technologie. Kdo se má pořád koukat na ty diskuze rulez ten rulez onen ;-). Například jsem věděl, že pipelining pomáhá kmitočtu (na vejšce to do nás hustili vrchem spodem včetně architektur po PI), ale už ne, že je to kvůlivá fyzikálním limitům rychlosti přenosu.

tief

Level

16. 8. 2004 11:07

Komentáře tohoto uživatele máš zablokované.

Ano, Pentium Pro je první čip Intelu s podporou Microcode update. Od AMD byl první RISC procesor K6.

Co se týče Itania, tak pokud jsem dobře poslouchal (moc jsem se tím nezabýval), nemá scheduling jednotky. Paralelismus určuje kompilátor, na jehož kvalitě tak velmi silně závisí výkon (Itanium 2 má 6 ALU a 2 FPU). A pokud jde o x86, existují dva způsoby - hardwarový překladač (dost neefektivní, rychlost na úrovni prvních Pentií) a softwarový, kde je rychlost již docela slušná (poloviční proti Xeonu na stejné frekvenci?). Softwarový překladač má výhodu také v tom, že jeho updatem je možné přidat další instrukční sady, samotné Itanium 2 totiž umí z x86 jenom SSE, ne už SSE2 nebo SSE3.